黄正峰，男，教授，硕士生导师。
电话：0551-62902047
邮箱：huangzhengfeng@139.com
地址：合肥工业大学（翡翠湖校区）翡翠科教楼B座502室
研究方向：
1. 数字集成电路的硬件容错设计
2. 数字集成电路的抗辐射加固设计
3. 数字集成电路的可靠性设计、可测性设计
研究生招生：
2020年计划招收硕士研究生4~6名，欢迎对硬件容错设计感兴趣的同学报考！
科研项目（主持）：
1.国家自然科学基金面上项目“考虑波动的单粒子双点翻转加固单元设计关键技术研究”（No.61874156），2019~2022。项目主持人：黄正峰。
2.国家自然科学基金面上项目“星载系统芯片(SoC)的抗辐射加固设计研究”（No.61574052），2016~2019。项目主持人：黄正峰。
3.国家自然科学基金青年项目“容忍软错误的SoC 芯片可靠性设计关键技术研究”（No.61106038），2012~2014。项目主持人：黄正峰。
学术兼职：
1.2020年第11届中国测试学术会议（CTC 2020）程序委员会委员。
2.2019年第18届全国容错计算学术会议（CFTC 2019）程序委员会委员。
3.2018年第27届IEEE亚洲测试学术会议( ATS 2018) 程序主席。
4.2017年第17届全国容错计算学术会议（CFTC 2017）宣传主席。
5.2016年第9届中国测试学术会议（CTC 2016）“容错芯片与电路”分会主席。
6.2014年第19届欧洲测试会议（ETS 2014）组织委员会委员。
7.中国计算机学会第9届容错计算专业委员会常务委员（2020~2013）。
8.国家自然科学基金项目通讯评审专家。
9.国际期刊Transactions on Device and Materials Reliability、IEEE Design & Test、TVLSI、Microelectronics Reliability、Journal of Electronic Testing: Theory and Applications审稿人。
获奖：
1.2019年获得安徽省教学成果奖一等奖，项目名称：“知行融创、数质并举——集成电路人才培养模式创新与实践”。完成人：梁华国，杜高明，刘士兴，李桢旻，易茂祥，鲁迎春，黄正峰，张多利。
2.2016年获得安徽省电子学会科技奖二等奖（证书编号：AHDZ2016-04），项目名称：“集成电路自测试和自恢复方法研究”，完成人：詹文法、黄正峰、易茂祥、程玉胜。
3.2013年获得安徽省教学成果奖一等奖（项目号：2013cgj 014），项目名称：“电子科学与技术专业人才培养与教学模式创新性研究与实践”。完成人：梁华国、刘士兴、方祥圣、黄正峰、杨明武、易茂祥、徐辉。
4.2013年获得安徽省第七届自然科学优秀学术论文三等奖，项目名称：“一种软错误的BIST结构”。完成人：黄正峰，梁华国。
5.2011年度获得教育部科技成果完成者证书（成果登记号：360-11-11110322-12），项目名称：“数字芯片测试技术研究”。完成人：梁华国、李晓维、李华伟、陈田、胡瑜、欧阳一鸣、韩银和、蒋翠云、易茂祥、张磊、王伟、黄正峰。
6.2009年度安徽省科学技术奖三等奖（证书编号：2009-3-R2），项目名称：“系统芯片SOC自测试方法研究”。完成人：梁华国、黄正峰、蒋翠云、欧阳一鸣、易茂祥。
论文列表（第一作者/通讯作者）：
1.Qi Xu, Song Chen, Hao Geng, Bo Yuan, Bei Yu, Feng Wu, Zhengfeng Huang(黄正峰)*. Fault tolerance in memristive crossbar-based neuromorphic computing systems[J]. Integration, the VLSI Journal, 2020, 70:70–79（SCI, IF=1.15）
2.Tianming Ni, Hao Chang, Yao Yao, Xueyun Li, Zhengfeng Huang(黄正峰)*. A Novel Built-In Self-Repair Scheme for 3D Memory[J]. IEEE Access, 2019, 7: 65052-65059（SCI, IF=4.098）
3.Tianming Ni, Hao Chang*, Shidong Zhu, Lin Lu, Xueyun Li, Qi Xu, Huaguo Liang, Zhengfeng Huang(黄正峰)*. Temperature-Aware Floorplanning for Fixed-Outline 3D ICs[J]. IEEE Access, 2019, 7: 139787-139794.（SCI, IF=4.098）
4.Aibin Yan, Jun Zhou, Yuanjie Hu, Jie Cui, Zhengfeng Huang(黄正峰)*, Patrick Girard, Xiaoqing Wen. Novel Quadruple Cross-Coupled Memory Cell Designs With Protection Against Single Event Upsets and Double-Node Upsets[J]. IEEE Access, 2019, 7: 176188-176196.（SCI, IF=4.098）
5.Ni Tianming, Chang Hao, Sun Xian, Xia Xiuzhen, Huang Zhengfeng(黄正峰)*. An enhanced time-to-digital conversion solution for pre-bond TSV dual faults testing[J]. IEICE Electronics Express, 2019, 16(3): 20181105-20181105（SCI, IF=0.586）
6.Aibin Yan, Zhengfeng Huang(黄正峰) *,Xiangsheng Fang, Yiming Ouyang, Honghui Deng. Single event double-upset fully immune and transient pulse filterable latch design for nanoscale CMOS[J]. Microelectronics Journal, 2017, 61: 43-50（SCI, IF=1.284）
7.Xiumin Xu, Huaguo Liang, Zhengfeng Huang(黄正峰) *, Cuiyun Jiang, Yiming Ouyang, Xiangsheng Fang, Tianming Ni, Maoxiang Yi. A highly reliable butterfly PUF in SRAM-based FPGAs [J]. IEICE Electronics Express, 2017,14(14):1-6（SCI, IF=0.586）
8.Huaguo LIANG, Xin LI, Zhengfeng HUANG(黄正峰) *, Aibin YAN, Xiumin XU. Highly Robust Double Node Upset Resilient Hardened Latch Design [J]. IEICE Transactions on Electronics,2017,E100-C(5): 496-503（SCI, IF=0.54）
9.Zhengfeng Huang(黄正峰), Huaguo Liang, Sybille Hellebrand*. A High Performance SEU Tolerant Latch [J]. Journal of Electronic Testing, 2015,31(4):349-359 （SCI, IF=0.625）
